芯啓源申請FPGA原型驗證的DRAM降速器相關專利，爲FPGA原型驗證平臺和DRAM芯片匹配提供緩衝降速功能

金融界2024年12月18日消息，國家知識產權局信息顯示，芯啓源（上海）半導體科技有限公司申請一項名爲“FPGA原型驗證的DRAM降速器、數據寫入和讀取方法”的專利，公開號 CN 119129492 A，申請日期爲2023年6月。

專利摘要顯示，本發明公開了一種FPGA原型驗證的DRAM降速器、數據寫入和讀取方法，降速器包括的DFI接口模塊用於與FPGA原型驗證平臺中待驗證芯片設計的內存控制器之間進行數據通信；第一數據緩存模塊用於在待驗證芯片設計的內存控制器與DRAM顆粒進行數據讀取和寫入過程中進行數據緩存；第一AXI總線轉換模塊用於實現第一數據存儲模塊和AXI總線交換機之間的數據轉換；AXI總線交換機用於實現待驗證芯片設計的內存控制器與DRAM顆粒之間的AXI總線通信；FPGA DRAM內存控制器用於控制DRAM顆粒的內存控制器IP，提供AXI總線的用戶接口；FPGA DRAM PHY用於控制DRAM顆粒的物理層IP，實現與DRAM顆粒的數據通信。爲FPGA原型驗證平臺和DRAM芯片之間提供了緩衝降速功能，使得低速率的FPGA原型驗證與高速率的DRAM芯片相匹配。

本文源自：金融界

作者：情報員